Título :	SystemVerilog for Hardware Description : RTL Design and Verification
Tipo de documento:	documento electrónico
Autores:	Taraate, Vaibbhav, Autor
Mención de edición:	1 ed.
Editorial:	Singapore [Malasya] : Springer
Fecha de publicación:	2020
Número de páginas:	XXI, 252 p. 104 ilustraciones, 95 ilustraciones en color.
ISBN/ISSN/DL:	978-981-1544057--
Nota general:	Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave:	Circuitos electrónicos  Microprogramación  Electrónica  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación  Electrónica y Microelectrónica  Instrumentación
Índice Dewey:	6.213.815
Resumen:	Este libro presenta al lector el diseño basado en FPGA para síntesis RTL. Describe escenarios de diseño RTL desde simples hasta complejos utilizando SystemVerilog. El libro construye la historia desde los fundamentos básicos de los diseños basados ​​en FPGA para avanzar en los conceptos de verificación y diseño RTL utilizando SystemVerilog. Proporciona información práctica sobre los problemas en el diseño y la verificación de RTL y cómo superarlos. Se centra en escribir códigos RTL eficientes utilizando SystemVerilog, cubre el diseño para las FPGA Xilinx y también incluye ejemplos de código implementables. El contenido de este libro cubre la mejora del rendimiento del diseño, la verificación basada en afirmaciones, la planificación de la verificación y las pruebas de arquitectura y sistemas utilizando FPGA. El libro se puede utilizar para la enseñanza en el aula o como complemento en el trabajo de laboratorio para cursos de pregrado y posgrado, así como para programas de capacitación y desarrollo profesional. También será de interés para investigadores y profesionales interesados ​​en el diseño RTL para FPGA y ASIC.
Nota de contenido:	Chapter 1: Introduction to FPGA design -- Chapter 2: Introduction to HDL -- Chapter 3:Introduction to SystemVerilog -- Chapter 4: Programming using SystemVerilog -- Chapter 5:Combinational design using SystemVerilog -- Chapter 6: Sequential design using SystemVerilog -- Chapter 7: RTL design using SystemVerilog -- Chapter 8: Verification using SystemVerilog -- Chapter 9: Design Implementation using FPGA.
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i

SystemVerilog for Hardware Description : RTL Design and Verification [documento electrónico] / Taraate, Vaibbhav, Autor  . -  1 ed.  . - Singapore [Malasya] : Springer, 2020 . - XXI, 252 p. 104 ilustraciones, 95 ilustraciones en color.
ISBN : 978-981-1544057--
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.

Palabras clave:	Circuitos electrónicos  Microprogramación  Electrónica  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación  Electrónica y Microelectrónica  Instrumentación
Índice Dewey:	6.213.815
Resumen:	Este libro presenta al lector el diseño basado en FPGA para síntesis RTL. Describe escenarios de diseño RTL desde simples hasta complejos utilizando SystemVerilog. El libro construye la historia desde los fundamentos básicos de los diseños basados ​​en FPGA para avanzar en los conceptos de verificación y diseño RTL utilizando SystemVerilog. Proporciona información práctica sobre los problemas en el diseño y la verificación de RTL y cómo superarlos. Se centra en escribir códigos RTL eficientes utilizando SystemVerilog, cubre el diseño para las FPGA Xilinx y también incluye ejemplos de código implementables. El contenido de este libro cubre la mejora del rendimiento del diseño, la verificación basada en afirmaciones, la planificación de la verificación y las pruebas de arquitectura y sistemas utilizando FPGA. El libro se puede utilizar para la enseñanza en el aula o como complemento en el trabajo de laboratorio para cursos de pregrado y posgrado, así como para programas de capacitación y desarrollo profesional. También será de interés para investigadores y profesionales interesados ​​en el diseño RTL para FPGA y ASIC.
Nota de contenido:	Chapter 1: Introduction to FPGA design -- Chapter 2: Introduction to HDL -- Chapter 3:Introduction to SystemVerilog -- Chapter 4: Programming using SystemVerilog -- Chapter 5:Combinational design using SystemVerilog -- Chapter 6: Sequential design using SystemVerilog -- Chapter 7: RTL design using SystemVerilog -- Chapter 8: Verification using SystemVerilog -- Chapter 9: Design Implementation using FPGA.
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i