Autor Hochberger, Christian
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TÃtulo : 15th International Symposium, ARC 2019, Darmstadt, Germany, April 9–11, 2019, Proceedings Tipo de documento: documento electrónico Autores: Hochberger, Christian, ; Nelson, Brent, ; Koch, Andreas, ; Woods, Roger, ; Diniz, Pedro, Mención de edición: 1 ed. Editorial: [s.l.] : Springer Fecha de publicación: 2019 Número de páginas: XIII, 418 p. 217 ilustraciones, 110 ilustraciones en color. ISBN/ISSN/DL: 978-3-030-17227-5 Nota general: Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. Palabras clave: Ordenadores Sistemas operativos (computadoras) IngenierÃa de software Sistemas informáticos Computadoras Propósitos especiales Inteligencia artificial Hardware de la computadora Sistemas operativos Implementación de sistema informático Sistemas de propósito especial y basados ​​en aplicaciones Ãndice Dewey: 4 Resumen: Este libro constituye las actas del 15º Simposio Internacional sobre Computación Reconfigurable Aplicada, ARC 2019, celebrado en Darmstadt, Alemania, en abril de 2019. Los 20 artÃculos completos y 7 artÃculos breves presentados en este volumen fueron cuidadosamente revisados ​​y seleccionados entre 52 presentaciones. Además, el volumen contiene 1 artÃculo invitado. Los artÃculos se organizaron en secciones temáticas denominadas: Aplicaciones; reconfiguración parcial y seguridad; procesamiento de imágenes/vÃdeo; sÃntesis de alto nivel; CGRA y procesamiento de vectores; arquitecturas; marcos de diseño y metodologÃa; Redes neuronales convolucionales. Nota de contenido: Applications -- Fault-Tolerant Architecture for On-Board Dual-Core Synthetic-Aperture Radar Imaging -- Optimizing CNN-based Hyperspectral Image Classification on FPGAs -- Supporting Columnar In-Memory Formats on FPGA: The Hardware Design of Fletcher for Apache Arrow -- A Novel Encoder for TDCs -- A Resource Reduced Application-Specific FPGA Switch -- Software-Defined FPGA Accelerator Design for Mobile Deep Learning Applications -- Partial Reconfiguration and Security -- Probabilistic Performance Modelling when using Partial Reconfiguration to Accelerate Streaming Applications with Non-Deterministic Task Scheduling -- Leveraging the Partial Reconfiguration Capability of FPGAs for Processor-Based Fail-Operational Systems -- (ReCo)Fuse Your PRC or Lose Security: Finally Reliable Reconfiguration-based Countermeasures on FPGAs -- Proof-Carrying Hardware versus the Stealthy Malicious LUT Hardware Trojan -- Secure Local Configuration of Intellectual Property Without a Trusted Third Party -- Image/Video Processing -- HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing -- Real-time FPGA implementation of connected component labelling for a 4K video stream -- A Scalable FPGA-based Architecture for Depth Estimation in SLAM -- High-Level Synthesis -- Evaluating LULESH Kernels on OpenCL FPGA -- The TaPaSCo Open-Source Toolflow for the Automated Composition of Task-Based Parallel Reconfigurable Computing Systems -- Graph-based Code Restructuring Targeting HLS for FPGAs -- CGRAs and Vector Processing -- UltraSynth: Integration of a CGRA into a Control Engineering Environment -- Exploiting reconfigurable vector processing for energy-efficient computation in 3D-stacked memories -- Automatic Toolflow for VCGRA Generation to Enable CGRA Evaluation for Arithmetic Algorithms -- Architectures -- ReM: a Reconfigurable Multipotent Cell for New Distributed Reconfigurable Architectures -- Update or Invalidate: Influence of Coherence Protocols on Configurable HW Accelerators -- Design Frameworks and Methodology -- Hybrid Prototyping for Manycore Design and Validation -- Evaluation of FPGA Partitioning Schemes for Time and Space Sharing of Heterogeneous Tasks -- Invited Talk -- Third Party CAD Tools for FPGA Design / A Survey of the Current Landscape -- Convolutional Neural Networks -- Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation -- Exploring Data Size to Run Convolutional Neural Networks in Low Density FPGAs -- Faster Convolutional Neural Networks in Low Density FPGAs using Block Pruning. En lÃnea: https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] Link: https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i 15th International Symposium, ARC 2019, Darmstadt, Germany, April 9–11, 2019, Proceedings [documento electrónico] / Hochberger, Christian, ; Nelson, Brent, ; Koch, Andreas, ; Woods, Roger, ; Diniz, Pedro, . - 1 ed. . - [s.l.] : Springer, 2019 . - XIII, 418 p. 217 ilustraciones, 110 ilustraciones en color.
ISBN : 978-3-030-17227-5
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave: Ordenadores Sistemas operativos (computadoras) IngenierÃa de software Sistemas informáticos Computadoras Propósitos especiales Inteligencia artificial Hardware de la computadora Sistemas operativos Implementación de sistema informático Sistemas de propósito especial y basados ​​en aplicaciones Ãndice Dewey: 4 Resumen: Este libro constituye las actas del 15º Simposio Internacional sobre Computación Reconfigurable Aplicada, ARC 2019, celebrado en Darmstadt, Alemania, en abril de 2019. Los 20 artÃculos completos y 7 artÃculos breves presentados en este volumen fueron cuidadosamente revisados ​​y seleccionados entre 52 presentaciones. Además, el volumen contiene 1 artÃculo invitado. Los artÃculos se organizaron en secciones temáticas denominadas: Aplicaciones; reconfiguración parcial y seguridad; procesamiento de imágenes/vÃdeo; sÃntesis de alto nivel; CGRA y procesamiento de vectores; arquitecturas; marcos de diseño y metodologÃa; Redes neuronales convolucionales. Nota de contenido: Applications -- Fault-Tolerant Architecture for On-Board Dual-Core Synthetic-Aperture Radar Imaging -- Optimizing CNN-based Hyperspectral Image Classification on FPGAs -- Supporting Columnar In-Memory Formats on FPGA: The Hardware Design of Fletcher for Apache Arrow -- A Novel Encoder for TDCs -- A Resource Reduced Application-Specific FPGA Switch -- Software-Defined FPGA Accelerator Design for Mobile Deep Learning Applications -- Partial Reconfiguration and Security -- Probabilistic Performance Modelling when using Partial Reconfiguration to Accelerate Streaming Applications with Non-Deterministic Task Scheduling -- Leveraging the Partial Reconfiguration Capability of FPGAs for Processor-Based Fail-Operational Systems -- (ReCo)Fuse Your PRC or Lose Security: Finally Reliable Reconfiguration-based Countermeasures on FPGAs -- Proof-Carrying Hardware versus the Stealthy Malicious LUT Hardware Trojan -- Secure Local Configuration of Intellectual Property Without a Trusted Third Party -- Image/Video Processing -- HiFlipVX: an Open Source High-Level Synthesis FPGA Library for Image Processing -- Real-time FPGA implementation of connected component labelling for a 4K video stream -- A Scalable FPGA-based Architecture for Depth Estimation in SLAM -- High-Level Synthesis -- Evaluating LULESH Kernels on OpenCL FPGA -- The TaPaSCo Open-Source Toolflow for the Automated Composition of Task-Based Parallel Reconfigurable Computing Systems -- Graph-based Code Restructuring Targeting HLS for FPGAs -- CGRAs and Vector Processing -- UltraSynth: Integration of a CGRA into a Control Engineering Environment -- Exploiting reconfigurable vector processing for energy-efficient computation in 3D-stacked memories -- Automatic Toolflow for VCGRA Generation to Enable CGRA Evaluation for Arithmetic Algorithms -- Architectures -- ReM: a Reconfigurable Multipotent Cell for New Distributed Reconfigurable Architectures -- Update or Invalidate: Influence of Coherence Protocols on Configurable HW Accelerators -- Design Frameworks and Methodology -- Hybrid Prototyping for Manycore Design and Validation -- Evaluation of FPGA Partitioning Schemes for Time and Space Sharing of Heterogeneous Tasks -- Invited Talk -- Third Party CAD Tools for FPGA Design / A Survey of the Current Landscape -- Convolutional Neural Networks -- Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation -- Exploring Data Size to Run Convolutional Neural Networks in Low Density FPGAs -- Faster Convolutional Neural Networks in Low Density FPGAs using Block Pruning. En lÃnea: https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] Link: https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i
TÃtulo : 32nd International Conference, Copenhagen, Denmark, May 20–23, 2019, Proceedings Tipo de documento: documento electrónico Autores: Schoeberl, Martin, ; Hochberger, Christian, ; Uhrig, Sascha, ; Brehm, Jürgen, ; Pionteck, Thilo, Mención de edición: 1 ed. Editorial: [s.l.] : Springer Fecha de publicación: 2019 Número de páginas: XIX, 335 p. 212 ilustraciones, 88 ilustraciones en color. ISBN/ISSN/DL: 978-3-030-18656-2 Nota general: Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. Palabras clave: Red de computadoras Sistemas operativos (computadoras) diseño lógico Sistemas informáticos Equipos de entrada y salida de computadora Microprocesadores Arquitectura de Computadores Redes de comunicación informática Sistemas operativos Implementación de sistema informático Entrada/Salida y Comunicaciones de Datos Arquitecturas de procesador Ãndice Dewey: 004.6 Ciencia de los computadores (Interfaces y comunicaciones) Resumen: Este libro constituye las actas de la 32.ª Conferencia Internacional sobre Arquitectura de Sistemas Informáticos, ARCS 2019, celebrada en Copenhague, Dinamarca, en mayo de 2019. Los 24 artÃculos completos presentados en este volumen fueron cuidadosamente revisados ​​y seleccionados entre 40 presentaciones. ARCS siempre ha sido una conferencia que atrae resultados de investigación de vanguardia en arquitectura informática y sistemas operativos, incluido un amplio espectro de temas que van desde sistemas integrados y en tiempo real hasta sistemas paralelos y de gran escala. Los artÃculos seleccionados están organizados en las siguientes secciones temáticas: Sistemas confiables; sistemas en tiempo real; aplicaciones especiales; arquitectura; jerarquÃa de la memoria; FPGA; conciencia energética; NoC/SoC. El capÃtulo ''MEMPower: Modelo de potencia de memoria GPU con reconocimiento de datos'' es de acceso abierto bajo una licencia CC BY 4.0 en link.springer.com. Nota de contenido: Dependable Systems -- Hardware/Software Co-designed Security Extensions for Embedded Devices -- SDES - Scalable Software Support for Dependable Embedded Systems -- Real-Time Systems -- Asynchronous Critical Sections in Real-Time Multiprocessor Systems -- Resource-Aware Parameter Tuning for Real-Time Applications -- A Hybrid NoC Enabling Fail-Operational and Hard Real-Time Communication in MPSoC -- Special Applications -- DSL-based Acceleration of Automotive Environment Perception and Mapping Algorithms for embedded CPUs, GPUs, and FPGAs -- Applying the Concept of Artificial DNA and Hormone System to a Low-Performance Automotive Environment -- A Parallel Adaptive Swarm Search Framework for Solving Black-Box Optimization Problems -- Architecture -- Leros: the Return of the Accumulator Machine -- A Generic Functional Simulation of Heterogeneous Systems -- Evaluating Dynamic Task Scheduling in a Task-based Runtime System for Heterogeneous Architectures -- Dynamic Schedulingof Pipelined Functional Units in Coarse-Grained Reconfigurable Array Elements -- Memory Hierarchy -- CyPhOS { A Component-based Cache-Aware Multi-Core Operating System -- Investigation of L2-Cache interferences in a NXP QorIQ T4240 multicore processor -- MEMPower: Data-Aware GPU Memory Power Model -- FPGA -- Effective FPGA Architecture for General CRC -- Receive-Side Notification for Enhanced RDMA in FPGA Based Networks -- An Efficient FPGA Accelerator Design for Optimized CNNs using OpenCL -- Energy Awareness -- The Return of Power Gating: Smart Leakage Energy Reductions in Modern Out-of-Order Processor Architectures -- A Heterogeneous and Reconfigurable Embedded Architecture for Energy-efficient Execution of Convolutional Neural Networks -- An energy efficient embedded processor for hard real-time Java applications -- NoC/SoC -- A Minimal Network Interface for a Simple Network-on-Chip -- Network Coding in Networks-on-Chip with Lossy Links -- Application Specific Reconfigurable SoC Interconnection Network Architectures. En lÃnea: https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] Link: https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i 32nd International Conference, Copenhagen, Denmark, May 20–23, 2019, Proceedings [documento electrónico] / Schoeberl, Martin, ; Hochberger, Christian, ; Uhrig, Sascha, ; Brehm, Jürgen, ; Pionteck, Thilo, . - 1 ed. . - [s.l.] : Springer, 2019 . - XIX, 335 p. 212 ilustraciones, 88 ilustraciones en color.
ISBN : 978-3-030-18656-2
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave: Red de computadoras Sistemas operativos (computadoras) diseño lógico Sistemas informáticos Equipos de entrada y salida de computadora Microprocesadores Arquitectura de Computadores Redes de comunicación informática Sistemas operativos Implementación de sistema informático Entrada/Salida y Comunicaciones de Datos Arquitecturas de procesador Ãndice Dewey: 004.6 Ciencia de los computadores (Interfaces y comunicaciones) Resumen: Este libro constituye las actas de la 32.ª Conferencia Internacional sobre Arquitectura de Sistemas Informáticos, ARCS 2019, celebrada en Copenhague, Dinamarca, en mayo de 2019. Los 24 artÃculos completos presentados en este volumen fueron cuidadosamente revisados ​​y seleccionados entre 40 presentaciones. ARCS siempre ha sido una conferencia que atrae resultados de investigación de vanguardia en arquitectura informática y sistemas operativos, incluido un amplio espectro de temas que van desde sistemas integrados y en tiempo real hasta sistemas paralelos y de gran escala. Los artÃculos seleccionados están organizados en las siguientes secciones temáticas: Sistemas confiables; sistemas en tiempo real; aplicaciones especiales; arquitectura; jerarquÃa de la memoria; FPGA; conciencia energética; NoC/SoC. El capÃtulo ''MEMPower: Modelo de potencia de memoria GPU con reconocimiento de datos'' es de acceso abierto bajo una licencia CC BY 4.0 en link.springer.com. Nota de contenido: Dependable Systems -- Hardware/Software Co-designed Security Extensions for Embedded Devices -- SDES - Scalable Software Support for Dependable Embedded Systems -- Real-Time Systems -- Asynchronous Critical Sections in Real-Time Multiprocessor Systems -- Resource-Aware Parameter Tuning for Real-Time Applications -- A Hybrid NoC Enabling Fail-Operational and Hard Real-Time Communication in MPSoC -- Special Applications -- DSL-based Acceleration of Automotive Environment Perception and Mapping Algorithms for embedded CPUs, GPUs, and FPGAs -- Applying the Concept of Artificial DNA and Hormone System to a Low-Performance Automotive Environment -- A Parallel Adaptive Swarm Search Framework for Solving Black-Box Optimization Problems -- Architecture -- Leros: the Return of the Accumulator Machine -- A Generic Functional Simulation of Heterogeneous Systems -- Evaluating Dynamic Task Scheduling in a Task-based Runtime System for Heterogeneous Architectures -- Dynamic Schedulingof Pipelined Functional Units in Coarse-Grained Reconfigurable Array Elements -- Memory Hierarchy -- CyPhOS { A Component-based Cache-Aware Multi-Core Operating System -- Investigation of L2-Cache interferences in a NXP QorIQ T4240 multicore processor -- MEMPower: Data-Aware GPU Memory Power Model -- FPGA -- Effective FPGA Architecture for General CRC -- Receive-Side Notification for Enhanced RDMA in FPGA Based Networks -- An Efficient FPGA Accelerator Design for Optimized CNNs using OpenCL -- Energy Awareness -- The Return of Power Gating: Smart Leakage Energy Reductions in Modern Out-of-Order Processor Architectures -- A Heterogeneous and Reconfigurable Embedded Architecture for Energy-efficient Execution of Convolutional Neural Networks -- An energy efficient embedded processor for hard real-time Java applications -- NoC/SoC -- A Minimal Network Interface for a Simple Network-on-Chip -- Network Coding in Networks-on-Chip with Lossy Links -- Application Specific Reconfigurable SoC Interconnection Network Architectures. En lÃnea: https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] Link: https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i
TÃtulo : 34th International Conference, ARCS 2021, Virtual Event, June 7–8, 2021, Proceedings Tipo de documento: documento electrónico Autores: Hochberger, Christian, ; Bauer, Lars, ; Pionteck, Thilo, Mención de edición: 1 ed. Editorial: [s.l.] : Springer Fecha de publicación: 2021 Número de páginas: XVIII, 229 p. 81 ilustraciones, 67 ilustraciones en color. ISBN/ISSN/DL: 978-3-030-81682-7 Nota general: Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. Palabras clave: Red de computadoras Sistemas informáticos Equipos de entrada y salida de computadora IngenierÃa de software Redes de comunicación informática Implementación de sistema informático Entrada/Salida y Comunicaciones de Datos Ãndice Dewey: 004.6 Ciencia de los computadores (Interfaces y comunicaciones) Resumen: Este libro constituye las actas de la 34.ª Conferencia Internacional sobre Arquitectura de Sistemas Informáticos, ARCS 2021, celebrada virtualmente en julio de 2021. Los 12 artÃculos completos de este volumen fueron cuidadosamente revisados ​​y seleccionados entre 24 presentaciones. También se incluyen 2 trabajos de taller (VEFRE). ARCS siempre ha sido una conferencia que atrae resultados de investigación de vanguardia en arquitectura informática y sistemas operativos, incluido un amplio espectro de temas que van desde sistemas integrados autoalimentados y totalmente integrados hasta sistemas informáticos de alto rendimiento. También proporciona una plataforma que cubre temas transversales y de reciente aparición, como sistemas autónomos y ubicuos, computación y aceleración reconfigurables, redes neuronales e inteligencia artificial. Los artÃculos seleccionados cubren una variedad de temas de los dominios centrales de ARCS, incluida la computación heterogénea, las optimizaciones de memoria y la computación orgánica. Nota de contenido: Memory Organization -- Locality: The 3rd Wall and The Need for Innovation in Parallel Architectures -- Static extraction of memory access profiles for multi-core interference analysis of real-time tasks -- Transparent Resilience for Approximate DRAM -- Heterogeneous Computing -- Automatic Mapping of Parallel Pattern-based Algorithms on Heterogeneous Architectures -- Assessing and Improving the Suitability of Model-Based Design for GPU-Accelerated Railway Control Systems -- DRT: A Lightweight Runtime for Developing Benchmarks for a Dataflow Execution Model -- Instruction Set Transformations -- Performance Gain of a Data Flow Oriented ISA as Replacement for Java Bytecode -- Towards Transparent Dynamic Binary Translation from RISC-V to a CGRA -- Organic Computing -- An Organic Computing System for Automated Testing -- Evaluating a Priority-Based Task Distribution Strategy for an Artificial Hormone System -- Low Power Design -- Streamlining the OpenMP Programming Model on Ultra-Low-Power Multi-Core MCUs -- Energy Efficient Power-Management for Out-of-Order Processors using Cyclic Power-Gating -- VEFRE Workshop -- BCH 2-Bit and 3-Bit Error Correction with Fast Multi-Bit Error Detection -- Evaluating Soft Error Mitigation Trade-offs During Early Design Stages. En lÃnea: https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] Link: https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i 34th International Conference, ARCS 2021, Virtual Event, June 7–8, 2021, Proceedings [documento electrónico] / Hochberger, Christian, ; Bauer, Lars, ; Pionteck, Thilo, . - 1 ed. . - [s.l.] : Springer, 2021 . - XVIII, 229 p. 81 ilustraciones, 67 ilustraciones en color.
ISBN : 978-3-030-81682-7
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave: Red de computadoras Sistemas informáticos Equipos de entrada y salida de computadora IngenierÃa de software Redes de comunicación informática Implementación de sistema informático Entrada/Salida y Comunicaciones de Datos Ãndice Dewey: 004.6 Ciencia de los computadores (Interfaces y comunicaciones) Resumen: Este libro constituye las actas de la 34.ª Conferencia Internacional sobre Arquitectura de Sistemas Informáticos, ARCS 2021, celebrada virtualmente en julio de 2021. Los 12 artÃculos completos de este volumen fueron cuidadosamente revisados ​​y seleccionados entre 24 presentaciones. También se incluyen 2 trabajos de taller (VEFRE). ARCS siempre ha sido una conferencia que atrae resultados de investigación de vanguardia en arquitectura informática y sistemas operativos, incluido un amplio espectro de temas que van desde sistemas integrados autoalimentados y totalmente integrados hasta sistemas informáticos de alto rendimiento. También proporciona una plataforma que cubre temas transversales y de reciente aparición, como sistemas autónomos y ubicuos, computación y aceleración reconfigurables, redes neuronales e inteligencia artificial. Los artÃculos seleccionados cubren una variedad de temas de los dominios centrales de ARCS, incluida la computación heterogénea, las optimizaciones de memoria y la computación orgánica. Nota de contenido: Memory Organization -- Locality: The 3rd Wall and The Need for Innovation in Parallel Architectures -- Static extraction of memory access profiles for multi-core interference analysis of real-time tasks -- Transparent Resilience for Approximate DRAM -- Heterogeneous Computing -- Automatic Mapping of Parallel Pattern-based Algorithms on Heterogeneous Architectures -- Assessing and Improving the Suitability of Model-Based Design for GPU-Accelerated Railway Control Systems -- DRT: A Lightweight Runtime for Developing Benchmarks for a Dataflow Execution Model -- Instruction Set Transformations -- Performance Gain of a Data Flow Oriented ISA as Replacement for Java Bytecode -- Towards Transparent Dynamic Binary Translation from RISC-V to a CGRA -- Organic Computing -- An Organic Computing System for Automated Testing -- Evaluating a Priority-Based Task Distribution Strategy for an Artificial Hormone System -- Low Power Design -- Streamlining the OpenMP Programming Model on Ultra-Low-Power Multi-Core MCUs -- Energy Efficient Power-Management for Out-of-Order Processors using Cyclic Power-Gating -- VEFRE Workshop -- BCH 2-Bit and 3-Bit Error Correction with Fast Multi-Bit Error Detection -- Evaluating Soft Error Mitigation Trade-offs During Early Design Stages. En lÃnea: https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] Link: https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i
