Título :	ASIC Design and Synthesis : RTL Design Using Verilog
Tipo de documento:	documento electrónico
Autores:	Taraate, Vaibbhav, Autor
Mención de edición:	1 ed.
Editorial:	Singapore [Malasya] : Springer
Fecha de publicación:	2021
Número de páginas:	XXI, 330 p. 311 ilustraciones, 184 ilustraciones en color.
ISBN/ISSN/DL:	978-981-334-642-0
Nota general:	Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave:	Circuitos electrónicos  Microprogramación  diseño lógico  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación
Índice Dewey:	6.213.815
Resumen:	Este libro describe escenarios prácticos de diseño de ASIC desde simples hasta complejos utilizando Verilog. Construye una historia desde los fundamentos básicos de los diseños ASIC hasta conceptos avanzados de diseño RTL utilizando Verilog. Al analizar las tendencias actuales de miniaturización, el contenido proporciona información práctica sobre los problemas del diseño y síntesis de ASIC utilizando Synopsys DC y su solución. El libro explica cómo escribir RTL eficiente usando Verilog y cómo mejorar el rendimiento del diseño. También cubre estrategias de diseño de arquitectura, diseños de múltiples dominios de reloj, técnicas de diseño de bajo consumo, DFT, STA de diseño previo y el flujo general de diseño de ASIC con estudios de casos. El contenido de este libro será útil para ingenieros de hardware en ejercicio, estudiantes y aficionados que deseen aprender sobre el diseño y la síntesis de ASIC.
Nota de contenido:	Chapter 1. Introduction -- Chapter 2. Design using CMOS -- Chapter 3. ASIC design synthesis for combinational design (RTL using VHDL) -- Chapter 4. ASIC Design and synthesis of complex combinational logic (RTL using VHDL) -- Chapter 5. ASIC Design and synthesis of sequential logic (RTL using VHDL) -- Chapter 6. ASIC design guidelines -- Chapter 7. ASIC RTL Verification -- Chapter 8. FSM using VHDL and synthesis -- Chapter 9. ASIC design improvement techniques -- Chapter 10. ASIC Synthesis using Synopsys DC -- Chapter 11. Design for Testability -- Chapter 12. Static timing analysis -- Chapter 13. Multiple Clock domain designs -- Chapter 14. Low power ASIC design -- Chapter 15. ASIC Physical design.
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i

ASIC Design and Synthesis : RTL Design Using Verilog [documento electrónico] / Taraate, Vaibbhav, Autor  . -  1 ed.  . - Singapore [Malasya] : Springer, 2021 . - XXI, 330 p. 311 ilustraciones, 184 ilustraciones en color.
ISBN : 978-981-334-642-0
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.

Palabras clave:	Circuitos electrónicos  Microprogramación  diseño lógico  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación
Índice Dewey:	6.213.815
Resumen:	Este libro describe escenarios prácticos de diseño de ASIC desde simples hasta complejos utilizando Verilog. Construye una historia desde los fundamentos básicos de los diseños ASIC hasta conceptos avanzados de diseño RTL utilizando Verilog. Al analizar las tendencias actuales de miniaturización, el contenido proporciona información práctica sobre los problemas del diseño y síntesis de ASIC utilizando Synopsys DC y su solución. El libro explica cómo escribir RTL eficiente usando Verilog y cómo mejorar el rendimiento del diseño. También cubre estrategias de diseño de arquitectura, diseños de múltiples dominios de reloj, técnicas de diseño de bajo consumo, DFT, STA de diseño previo y el flujo general de diseño de ASIC con estudios de casos. El contenido de este libro será útil para ingenieros de hardware en ejercicio, estudiantes y aficionados que deseen aprender sobre el diseño y la síntesis de ASIC.
Nota de contenido:	Chapter 1. Introduction -- Chapter 2. Design using CMOS -- Chapter 3. ASIC design synthesis for combinational design (RTL using VHDL) -- Chapter 4. ASIC Design and synthesis of complex combinational logic (RTL using VHDL) -- Chapter 5. ASIC Design and synthesis of sequential logic (RTL using VHDL) -- Chapter 6. ASIC design guidelines -- Chapter 7. ASIC RTL Verification -- Chapter 8. FSM using VHDL and synthesis -- Chapter 9. ASIC design improvement techniques -- Chapter 10. ASIC Synthesis using Synopsys DC -- Chapter 11. Design for Testability -- Chapter 12. Static timing analysis -- Chapter 13. Multiple Clock domain designs -- Chapter 14. Low power ASIC design -- Chapter 15. ASIC Physical design.
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i