Título :	Advanced HDL Synthesis and SOC Prototyping : RTL Design Using Verilog
Tipo de documento:	documento electrónico
Autores:	Taraate, Vaibbhav, Autor
Mención de edición:	1 ed.
Editorial:	Singapore [Malasya] : Springer
Fecha de publicación:	2019
Número de páginas:	XXI, 307 p. 263 ilustraciones, 196 ilustraciones en color.
ISBN/ISSN/DL:	978-981-10-8776-9
Nota general:	Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave:	Circuitos electrónicos  Microprogramación  diseño lógico  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación
Índice Dewey:	621.3815
Resumen:	Este libro describe el diseño RTL utilizando Verilog, síntesis y cierre de temporización para bloques de diseño System On Chip (SOC). Cubre los complejos escenarios de diseño RTL y los desafíos para los diseños SOC y proporciona información práctica sobre mejoras de rendimiento en SOC, así como diseños de circuitos integrados de aplicaciones específicas (ASIC). En este libro se analiza la creación de prototipos utilizando modernos conjuntos de puertas programables en campo (FPGA) de alta densidad con ejemplos prácticos y estudios de casos. El libro analiza el diseño de SOC, técnicas de mejora del rendimiento, pruebas y verificación a nivel de sistema, al mismo tiempo que describe las arquitecturas modernas Intel FPGA/XILINX FPGA y su uso en la creación de prototipos de SOC. Además, el libro cubre los comandos Synopsys Design Compiler (DC) y Prime Time (PT), y cómo se pueden utilizar para optimizar diseños ASIC/SOC complejos. El contenido de este libro será útil tanto para estudiantes como para profesionales.
Nota de contenido:	Introduction -- SOC Design -- RTL Design Guidelines -- RTL Design and Verification -- Processor cores and Architecture design -- Buses and protocols in SOC designs -- DSP Algorithms and Video Processing -- ASIC and FPGA Synthesis -- Static Timing Analysis -- SOC Prototyping -- SOC Prototyping guidelines -- Design Integration and SOC synthesis -- Interconnect delays and Timing -- SOC Prototyping and debug techniques -- Testing at the board level.
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i

Advanced HDL Synthesis and SOC Prototyping : RTL Design Using Verilog [documento electrónico] / Taraate, Vaibbhav, Autor  . -  1 ed.  . - Singapore [Malasya] : Springer, 2019 . - XXI, 307 p. 263 ilustraciones, 196 ilustraciones en color.
ISBN : 978-981-10-8776-9
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.

Palabras clave:	Circuitos electrónicos  Microprogramación  diseño lógico  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación
Índice Dewey:	621.3815
Resumen:	Este libro describe el diseño RTL utilizando Verilog, síntesis y cierre de temporización para bloques de diseño System On Chip (SOC). Cubre los complejos escenarios de diseño RTL y los desafíos para los diseños SOC y proporciona información práctica sobre mejoras de rendimiento en SOC, así como diseños de circuitos integrados de aplicaciones específicas (ASIC). En este libro se analiza la creación de prototipos utilizando modernos conjuntos de puertas programables en campo (FPGA) de alta densidad con ejemplos prácticos y estudios de casos. El libro analiza el diseño de SOC, técnicas de mejora del rendimiento, pruebas y verificación a nivel de sistema, al mismo tiempo que describe las arquitecturas modernas Intel FPGA/XILINX FPGA y su uso en la creación de prototipos de SOC. Además, el libro cubre los comandos Synopsys Design Compiler (DC) y Prime Time (PT), y cómo se pueden utilizar para optimizar diseños ASIC/SOC complejos. El contenido de este libro será útil tanto para estudiantes como para profesionales.
Nota de contenido:	Introduction -- SOC Design -- RTL Design Guidelines -- RTL Design and Verification -- Processor cores and Architecture design -- Buses and protocols in SOC designs -- DSP Algorithms and Video Processing -- ASIC and FPGA Synthesis -- Static Timing Analysis -- SOC Prototyping -- SOC Prototyping guidelines -- Design Integration and SOC synthesis -- Interconnect delays and Timing -- SOC Prototyping and debug techniques -- Testing at the board level.
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i