| Título : |
Testing of Interposer-Based 2.5D Integrated Circuits |
| Tipo de documento: |
documento electrónico |
| Autores: |
Wang, Ran, Autor ; Chakrabarty, Krishnendu, Autor |
| Mención de edición: |
1 ed. |
| Editorial: |
[s.l.] : Springer |
| Fecha de publicación: |
2017 |
| Número de páginas: |
XIV, 182 p. 118 ilustraciones, 102 ilustraciones en color. |
| ISBN/ISSN/DL: |
978-3-319-54714-5 |
| Nota general: |
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. |
| Palabras clave: |
Circuitos electrónicos Microprocesadores Arquitectura de Computadores diseño lógico Circuitos y sistemas electrónicos Arquitecturas de procesador |
| Índice Dewey: |
6.213.815 |
| Resumen: |
Este libro proporciona a los lectores una guía detallada para el diseño, prueba y optimización de circuitos integrados 2,5D. Los autores describen un conjunto de métodos de diseño para pruebas para abordar diversos desafíos planteados por la nueva generación de circuitos integrados 2,5D, incluidas las pruebas previas a la unión del interposer de silicio, las pruebas de interconexión a velocidad, la arquitectura de autoprueba integrada, programación más amplia y un método programable para el cambio de escaneo de bajo consumo en matrices SoC. Este libro cubre muchas técnicas de prueba que ya se han utilizado en las principales empresas de semiconductores. Los lectores se beneficiarán de una mirada en profundidad a las soluciones de tecnología de prueba necesarias para hacer que los circuitos integrados 2,5D sean una realidad y comercialmente viables. Proporciona una guía de fuente única sobre los desafíos prácticos en las pruebas de circuitos integrados 2,5D; Presenta un método eficiente para localizar defectos en un intercalador pasivo antes del apilamiento; Describe una solución eficiente de prueba de interconexión para detectar vías a través de silicio (TSV), la capa de redistribución y microgolpes para cortocircuitos, aperturas y fallas de retardo; Proporciona una arquitectura de autoprueba integrada (BIST) que puede habilitarse mediante el controlador TAP estándar en el estándar IEEE 1149.1; Analiza dos estrategias de programación de ExTest para implementar pruebas de interconexión entre mosaicos dentro de un chip SoC; Incluye un método programable para la asignación escalonada del reloj para reducir el ruido de la fuente de alimentación durante las pruebas de matriz de SoC en circuitos integrados 2.5D. |
| Nota de contenido: |
Introduction -- Pre-Bond Testing of the Silicon Interposer -- Post-Bond Scan-based Testing of Interposer Interconnects -- Test Architecture and Test-Path Scheduling -- Built-In Self-Test -- ExTest Scheduling and Optimization -- A Programmable Method for Low-Power Scan Shift in SoC Dies -- Conclusions.-. |
| En línea: |
https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] |
| Link: |
https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i |
Testing of Interposer-Based 2.5D Integrated Circuits [documento electrónico] / Wang, Ran, Autor ; Chakrabarty, Krishnendu, Autor . - 1 ed. . - [s.l.] : Springer, 2017 . - XIV, 182 p. 118 ilustraciones, 102 ilustraciones en color. ISBN : 978-3-319-54714-5 Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
| Palabras clave: |
Circuitos electrónicos Microprocesadores Arquitectura de Computadores diseño lógico Circuitos y sistemas electrónicos Arquitecturas de procesador |
| Índice Dewey: |
6.213.815 |
| Resumen: |
Este libro proporciona a los lectores una guía detallada para el diseño, prueba y optimización de circuitos integrados 2,5D. Los autores describen un conjunto de métodos de diseño para pruebas para abordar diversos desafíos planteados por la nueva generación de circuitos integrados 2,5D, incluidas las pruebas previas a la unión del interposer de silicio, las pruebas de interconexión a velocidad, la arquitectura de autoprueba integrada, programación más amplia y un método programable para el cambio de escaneo de bajo consumo en matrices SoC. Este libro cubre muchas técnicas de prueba que ya se han utilizado en las principales empresas de semiconductores. Los lectores se beneficiarán de una mirada en profundidad a las soluciones de tecnología de prueba necesarias para hacer que los circuitos integrados 2,5D sean una realidad y comercialmente viables. Proporciona una guía de fuente única sobre los desafíos prácticos en las pruebas de circuitos integrados 2,5D; Presenta un método eficiente para localizar defectos en un intercalador pasivo antes del apilamiento; Describe una solución eficiente de prueba de interconexión para detectar vías a través de silicio (TSV), la capa de redistribución y microgolpes para cortocircuitos, aperturas y fallas de retardo; Proporciona una arquitectura de autoprueba integrada (BIST) que puede habilitarse mediante el controlador TAP estándar en el estándar IEEE 1149.1; Analiza dos estrategias de programación de ExTest para implementar pruebas de interconexión entre mosaicos dentro de un chip SoC; Incluye un método programable para la asignación escalonada del reloj para reducir el ruido de la fuente de alimentación durante las pruebas de matriz de SoC en circuitos integrados 2.5D. |
| Nota de contenido: |
Introduction -- Pre-Bond Testing of the Silicon Interposer -- Post-Bond Scan-based Testing of Interposer Interconnects -- Test Architecture and Test-Path Scheduling -- Built-In Self-Test -- ExTest Scheduling and Optimization -- A Programmable Method for Low-Power Scan Shift in SoC Dies -- Conclusions.-. |
| En línea: |
https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] |
| Link: |
https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i |
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Testing of Interposer-Based 2.5D Integrated Circuits
