Título :	Logic Synthesis and SOC Prototyping : RTL Design using VHDL
Tipo de documento:	documento electrónico
Autores:	Taraate, Vaibbhav, Autor
Mención de edición:	1 ed.
Editorial:	Singapore [Malasya] : Springer
Fecha de publicación:	2020
Número de páginas:	XIX, 251 p.
ISBN/ISSN/DL:	978-981-1513145--
Nota general:	Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.
Palabras clave:	Circuitos electrónicos  Microprogramación  diseño lógico  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación
Índice Dewey:	6.213.815
Resumen:	Este libro describe el diseño RTL, la síntesis y las estrategias de cierre temporal para bloques SOC. Abarca escenarios de diseño RTL de alto nivel y desafíos para el diseño SOC. El libro proporciona información práctica sobre los problemas en el prototipado de SOC y ASIC utilizando FPGAs de alta densidad modernos. El libro cubre técnicas de mejora del rendimiento de SOC, pruebas y verificación a nivel de sistema. El libro también describe la arquitectura FPGA Xilinx moderna y su uso en el prototipado de SOC. El libro cubre los comandos Synopsys DC y PT y su uso para restringir y optimizar el diseño de SOC. El contenido de este libro será de utilidad para estudiantes, profesionales y aficionados por igual.
Nota de contenido:	Introduction -- ASIC Design and SOC prototype -- Design using VHDL & Guidelines -- Design using VHDL & Guidelines -- Design and Verification Strategies -- VHDL Design and RTL Tweaks -- ASIC Synthesis and Design Constraints -- Design optimization -- Design optimization -- FPGA for SOC Prototype -- Prototype using Single and Multiple FPGA. .
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i

Logic Synthesis and SOC Prototyping : RTL Design using VHDL [documento electrónico] / Taraate, Vaibbhav, Autor  . -  1 ed.  . - Singapore [Malasya] : Springer, 2020 . - XIX, 251 p.
ISBN : 978-981-1513145--
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos.

Palabras clave:	Circuitos electrónicos  Microprogramación  diseño lógico  Circuitos y sistemas electrónicos  Estructuras de control y microprogramación
Índice Dewey:	6.213.815
Resumen:	Este libro describe el diseño RTL, la síntesis y las estrategias de cierre temporal para bloques SOC. Abarca escenarios de diseño RTL de alto nivel y desafíos para el diseño SOC. El libro proporciona información práctica sobre los problemas en el prototipado de SOC y ASIC utilizando FPGAs de alta densidad modernos. El libro cubre técnicas de mejora del rendimiento de SOC, pruebas y verificación a nivel de sistema. El libro también describe la arquitectura FPGA Xilinx moderna y su uso en el prototipado de SOC. El libro cubre los comandos Synopsys DC y PT y su uso para restringir y optimizar el diseño de SOC. El contenido de este libro será de utilidad para estudiantes, profesionales y aficionados por igual.
Nota de contenido:	Introduction -- ASIC Design and SOC prototype -- Design using VHDL & Guidelines -- Design using VHDL & Guidelines -- Design and Verification Strategies -- VHDL Design and RTL Tweaks -- ASIC Synthesis and Design Constraints -- Design optimization -- Design optimization -- FPGA for SOC Prototype -- Prototype using Single and Multiple FPGA. .
En línea:	https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]
Link:	https://biblioteca.umanizales.edu.co/ils/opac_css/index.php?lvl=notice_display&i