| TÃtulo : |
Design for Testability, Debug and Reliability : Next Generation Measures Using Formal Techniques |
| Tipo de documento: |
documento electrónico |
| Autores: |
Huhn, Sebastian, ; Drechsler, Rolf, |
| Mención de edición: |
1 ed. |
| Editorial: |
[s.l.] : Springer |
| Fecha de publicación: |
2021 |
| Número de páginas: |
XXI, 164 p. 47 ilustraciones, 25 ilustraciones en color. |
| ISBN/ISSN/DL: |
978-3-030-69209-4 |
| Nota general: |
Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. |
| Idioma : |
Inglés (eng) |
| Palabras clave: |
Sistemas informáticos integrados Diseño de circuitos electrónicos. Microprocesadores Arquitectura de Computadores Sistemas embebidos Diseño y Verificación Electrónica Arquitecturas de procesador |
| Clasificación: |
006.22 |
| Resumen: |
Este libro presenta varios enfoques novedosos para allanar el camino para la próxima generación de circuitos integrados, que pueden integrarse de manera exitosa y confiable, incluso en aplicaciones crÃticas para la seguridad. Los autores describen nuevas medidas para abordar los desafÃos crecientes en el campo del diseño para la capacidad de prueba, la depuración y la confiabilidad, como se requiere estrictamente para los diseños de circuitos de última generación. En particular, este libro combina técnicas formales, como el problema de satisfacibilidad (SAT) y la verificación de modelos acotados (BMC), para abordar los desafÃos emergentes relacionados con el aumento en el volumen de datos de prueba, asà como el tiempo de aplicación de prueba y la confiabilidad requerida. Todos los métodos se discuten en detalle y se evalúan ampliamente, al tiempo que se consideran candidatos de referencia relevantes para la industria. Todas las medidas se han integrado en un marco común, que implementa interfaces de software/hardware estandarizadas. Proporciona a los lectores una combinación de un conjunto integral de técnicas formales que cubren y mejoran diferentes aspectos del flujo de diseño y prueba de vanguardia para circuitos integrados; presenta técnicas de redireccionamiento basadas en particiones, basadas en optimización formal y heurÃsticas recientemente desarrolladas y las integra en un marco común; Describe medidas totalmente compatibles (con respecto al estándar industrial de facto) para mejorar las capacidades DFT, DFD y DFR al tiempo que admite formatos de intercambio de datos estandarizados; incluye nuevas medidas para abordar las deficiencias de los métodos de vanguardia existentes, incluida la aplicación de cero defectos en aplicaciones crÃticas para la seguridad. |
| Nota de contenido: |
Introduction -- Integrated Circuits -- Formal Techniques -- Embedded Compression Architecture for Test Access Ports -- Optimization SAT-based Retargeting for Embedded Compression -- Reconfigurable TAP Controllers with Embedded Compression -- Embedded Multichannel Test Compression for Low-Pin Count Test -- Enhanced Reliability using Formal Techniques -- Conclusion and Outlook. |
| Tipo de medio : |
Computadora |
| Summary : |
This book introduces several novel approaches to pave the way for the next generation of integrated circuits, which can be successfully and reliably integrated, even in safety-critical applications. The authors describe new measures to address the rising challenges in the field of design for testability, debug, and reliability, as strictly required for state-of-the-art circuit designs. In particular, this book combines formal techniques, such as the Satisfiability (SAT) problem and the Bounded Model Checking (BMC), to address the arising challenges concerning the increase in test data volume, as well as test application time and the required reliability. All methods are discussed in detail and evaluated extensively, while considering industry-relevant benchmark candidates. All measures have been integrated into a common framework, which implements standardized software/hardware interfaces. Provides readers with a combination of a comprehensive set of formal techniquescovering and enhancing different aspects of the state-of-the-art design and test flow for ICs; Introduces newly developed heuristic, formal optimization-based and partition-based retargeting techniques and integrates them into a common framework; Describes fully compliant (with respect to industrial de-facto standard) measures to enhance the DFT, DFD and DFR capabilities while supporting standardized data exchange formats; Includes new measures to tackle shortcomings of existing state-of-the-art methods, including zero-defect enforcing safety-critical applications. |
| Enlace de acceso : |
https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] |
Design for Testability, Debug and Reliability : Next Generation Measures Using Formal Techniques [documento electrónico] / Huhn, Sebastian, ; Drechsler, Rolf, . - 1 ed. . - [s.l.] : Springer, 2021 . - XXI, 164 p. 47 ilustraciones, 25 ilustraciones en color. ISBN : 978-3-030-69209-4 Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. Idioma : Inglés ( eng)
| Palabras clave: |
Sistemas informáticos integrados Diseño de circuitos electrónicos. Microprocesadores Arquitectura de Computadores Sistemas embebidos Diseño y Verificación Electrónica Arquitecturas de procesador |
| Clasificación: |
006.22 |
| Resumen: |
Este libro presenta varios enfoques novedosos para allanar el camino para la próxima generación de circuitos integrados, que pueden integrarse de manera exitosa y confiable, incluso en aplicaciones crÃticas para la seguridad. Los autores describen nuevas medidas para abordar los desafÃos crecientes en el campo del diseño para la capacidad de prueba, la depuración y la confiabilidad, como se requiere estrictamente para los diseños de circuitos de última generación. En particular, este libro combina técnicas formales, como el problema de satisfacibilidad (SAT) y la verificación de modelos acotados (BMC), para abordar los desafÃos emergentes relacionados con el aumento en el volumen de datos de prueba, asà como el tiempo de aplicación de prueba y la confiabilidad requerida. Todos los métodos se discuten en detalle y se evalúan ampliamente, al tiempo que se consideran candidatos de referencia relevantes para la industria. Todas las medidas se han integrado en un marco común, que implementa interfaces de software/hardware estandarizadas. Proporciona a los lectores una combinación de un conjunto integral de técnicas formales que cubren y mejoran diferentes aspectos del flujo de diseño y prueba de vanguardia para circuitos integrados; presenta técnicas de redireccionamiento basadas en particiones, basadas en optimización formal y heurÃsticas recientemente desarrolladas y las integra en un marco común; Describe medidas totalmente compatibles (con respecto al estándar industrial de facto) para mejorar las capacidades DFT, DFD y DFR al tiempo que admite formatos de intercambio de datos estandarizados; incluye nuevas medidas para abordar las deficiencias de los métodos de vanguardia existentes, incluida la aplicación de cero defectos en aplicaciones crÃticas para la seguridad. |
| Nota de contenido: |
Introduction -- Integrated Circuits -- Formal Techniques -- Embedded Compression Architecture for Test Access Ports -- Optimization SAT-based Retargeting for Embedded Compression -- Reconfigurable TAP Controllers with Embedded Compression -- Embedded Multichannel Test Compression for Low-Pin Count Test -- Enhanced Reliability using Formal Techniques -- Conclusion and Outlook. |
| Tipo de medio : |
Computadora |
| Summary : |
This book introduces several novel approaches to pave the way for the next generation of integrated circuits, which can be successfully and reliably integrated, even in safety-critical applications. The authors describe new measures to address the rising challenges in the field of design for testability, debug, and reliability, as strictly required for state-of-the-art circuit designs. In particular, this book combines formal techniques, such as the Satisfiability (SAT) problem and the Bounded Model Checking (BMC), to address the arising challenges concerning the increase in test data volume, as well as test application time and the required reliability. All methods are discussed in detail and evaluated extensively, while considering industry-relevant benchmark candidates. All measures have been integrated into a common framework, which implements standardized software/hardware interfaces. Provides readers with a combination of a comprehensive set of formal techniquescovering and enhancing different aspects of the state-of-the-art design and test flow for ICs; Introduces newly developed heuristic, formal optimization-based and partition-based retargeting techniques and integrates them into a common framework; Describes fully compliant (with respect to industrial de-facto standard) measures to enhance the DFT, DFD and DFR capabilities while supporting standardized data exchange formats; Includes new measures to tackle shortcomings of existing state-of-the-art methods, including zero-defect enforcing safety-critical applications. |
| Enlace de acceso : |
https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] |
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