A Pipelined Multi-Core Machine with Operating System Support / Lutsyk, Petro  

Público ISBD Ningún comentario para este registro. Título : A Pipelined Multi-Core Machine with Operating System Support : Hardware Implementation and Correctness Proof Tipo de documento: documento electrónico Autores: Lutsyk, Petro, ; Oberhauser, Jonas, ; Paul, Wolfgang J., Mención de edición: 1 ed. Editorial: [s.l.] : Springer Fecha de publicación: 2020 Número de páginas: XV, 628 p. 1 ilustraciones ISBN/ISSN/DL: 978-3-030-43243-0 Nota general: Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. Idioma : Inglés (eng) Palabras clave: Programación de computadoras  Ingeniería Informática  Red de computadoras  Microprogramación  Equipos de entrada y salida de computadora  Programación lógica  Ciencias de la Computación  Técnicas de programación  Ingeniería Informática y Redes  Estructuras de control y microprogramación.  Entrada/Salida y Comunicaciones de Datos  Lógica en IA  Teoría de la Computación Clasificación: 005.11 Resumen: Este trabajo se basa en los resultados del libro titulado "A Pipelined Multi-core MIPS Machine: Hardware Implementation and Correctness" de M. Kovalev, SM Müller y WJ Paul, publicado como LNCS 9000 en 2014. Presenta, a nivel de puerta , prueba de construcción y corrección de una máquina multinúcleo con procesadores canalizados y amplio soporte de sistema operativo con las siguientes características: • Arquitectura de conjunto de instrucciones MIPS (ISA) para aplicaciones y programación de sistemas • sistema de memoria caché coherente • almacenar buffers delante del cachés de datos • interrupciones y excepciones • unidades de administración de memoria (MMU) • procesadores canalizados: el canalismo clásico de cinco etapas se extiende en dos etapas para la traducción de direcciones • controlador de interrupciones local (IC) que admite interrupciones entre procesadores (IPI) • I/ Controlador O-interrupt y un disco. Nota de contenido: Introductory material -- on hierarchical hardware design -- hardware library -- basic processor design -- pipelining -- cache memory systems -- interrupt mechanism -- self modification, instruction buffer and nondeterministic ISA -- memory management units -- store buffers -- multi-core processors -- advanced programmable interrupt controllers (APICs) -- adding a disk -- I/O apic. Tipo de medio : Computadora Summary : This work is building on results from the book named "A Pipelined Multi-core MIPS Machine: Hardware Implementation and Correctness" by M. Kovalev, S.M. Müller, and W.J. Paul, published as LNCS 9000 in 2014. It presents, at the gate level, construction and correctness proof of a multi-core machine with pipelined processors and extensive operating system support with the following features: • MIPS instruction set architecture (ISA) for application and for system programming • cache coherent memory system • store buffers in front of the data caches • interrupts and exceptions • memory management units (MMUs) • pipelined processors: the classical five-stage pipeline is extended by two pipeline stages for address translation • local interrupt controller (ICs) supporting inter-processor interrupts (IPIs) • I/O-interrupt controller and a disk . Enlace de acceso : https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...] A Pipelined Multi-Core Machine with Operating System Support : Hardware Implementation and Correctness Proof [documento electrónico] / Lutsyk, Petro, ; Oberhauser, Jonas, ; Paul, Wolfgang J.,  . -  1 ed.  . - [s.l.] : Springer, 2020 . - XV, 628 p. 1 ilustraciones. ISBN : 978-3-030-43243-0 Libro disponible en la plataforma SpringerLink. Descarga y lectura en formatos PDF, HTML y ePub. Descarga completa o por capítulos. Idioma : Inglés (eng) Palabras clave: Programación de computadoras  Ingeniería Informática  Red de computadoras  Microprogramación  Equipos de entrada y salida de computadora  Programación lógica  Ciencias de la Computación  Técnicas de programación  Ingeniería Informática y Redes  Estructuras de control y microprogramación.  Entrada/Salida y Comunicaciones de Datos  Lógica en IA  Teoría de la Computación Clasificación: 005.11 Resumen: Este trabajo se basa en los resultados del libro titulado "A Pipelined Multi-core MIPS Machine: Hardware Implementation and Correctness" de M. Kovalev, SM Müller y WJ Paul, publicado como LNCS 9000 en 2014. Presenta, a nivel de puerta , prueba de construcción y corrección de una máquina multinúcleo con procesadores canalizados y amplio soporte de sistema operativo con las siguientes características: • Arquitectura de conjunto de instrucciones MIPS (ISA) para aplicaciones y programación de sistemas • sistema de memoria caché coherente • almacenar buffers delante del cachés de datos • interrupciones y excepciones • unidades de administración de memoria (MMU) • procesadores canalizados: el canalismo clásico de cinco etapas se extiende en dos etapas para la traducción de direcciones • controlador de interrupciones local (IC) que admite interrupciones entre procesadores (IPI) • I/ Controlador O-interrupt y un disco. Nota de contenido: Introductory material -- on hierarchical hardware design -- hardware library -- basic processor design -- pipelining -- cache memory systems -- interrupt mechanism -- self modification, instruction buffer and nondeterministic ISA -- memory management units -- store buffers -- multi-core processors -- advanced programmable interrupt controllers (APICs) -- adding a disk -- I/O apic. Tipo de medio : Computadora Summary : This work is building on results from the book named "A Pipelined Multi-core MIPS Machine: Hardware Implementation and Correctness" by M. Kovalev, S.M. Müller, and W.J. Paul, published as LNCS 9000 in 2014. It presents, at the gate level, construction and correctness proof of a multi-core machine with pipelined processors and extensive operating system support with the following features: • MIPS instruction set architecture (ISA) for application and for system programming • cache coherent memory system • store buffers in front of the data caches • interrupts and exceptions • memory management units (MMUs) • pipelined processors: the classical five-stage pipeline is extended by two pipeline stages for address translation • local interrupt controller (ICs) supporting inter-processor interrupts (IPIs) • I/O-interrupt controller and a disk . Enlace de acceso : https://link-springer-com.biblioproxy.umanizales.edu.co/referencework/10.1007/97 [...]

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